КУРС : "Программируемые логические схемы" | ||||||||||||||||
.
|
||||||||||||||||
|
||||||||||||||||
ЦЕЛИ КУРСА | ||||||||||||||||
Цель: освоение студентами принципов работы программируемой логики, сформировать у будущих специалистов навыки программирования и проектирования устройств на базе программируемых матриц. Ц2 Подготовка выпускников к проектно-конструкторской и производственно-технологической деятельности в области создания новых материалов и производства изделий, современных технологий обработки материалов и нанотехнологий, конкурентоспособных на мировом рынке машиностроительного производства Ц3 Подготовка выпускников к эксплуатации и обслуживанию современных высокотехнологичных линий автоматизированного производства с высокой эффективностью, выполнением требований защиты окружающей среды и правил безопасности производства Ц5 Подготовка выпускников к самообучению и непрерывному профессиональному самосовершенствованию |
||||||||||||||||
МЕЖПРЕДМЕТНЫЕ СВЯЗИ
|
||||||||||||||||
Дисциплина (модуль) М1.В.1.1.1 «Программируемые логические схемы» относится к вариативной части профессионального цикла дисциплин. Указывается цикл (раздел) ООП, к которому относится дисциплина. Дисциплине (модулю) М1.В.1.1.1 «Программируемые логические схемы» предшествует освоение дисциплин (ПРЕРЕКВИЗИТЫ):
Содержание разделов дисциплины (модуля) М1.В.1.1.1 «Программируемые логические схемы» согласовано с содержанием дисциплин, изучаемых параллельно (КОРЕКВИЗИТЫ):
Предварительно должны быть обязательно изучены такие дисциплины как Б3.В1 «Цифровые устройства», Б3.В.1.1 «Основы микропроцессорной техники». |
||||||||||||||||
СТРУКТУРА ТЕОРЕТИЧЕСКОЙ ЧАСТИ КУРСА
|
||||||||||||||||
|
||||||||||||||||
СТРУКТУРА ПРАКТИЧЕСКОЙ ЧАСТИ КУРСА
|
||||||||||||||||
Раздел 1. Лабораторная работа №1. Проектирование схем на ПЛИС в графическом редакторе». Раздел 2. Язык Verilog HDL Лабораторная работа № 2. Проектирование схем комбинационного типа на языке Verilog HDL с использованием структурного описания схемы. Лабораторная работа № 3. Проектирование схем последовательного типа на языке Verilog HDL с использованием поведенческого описания схемы (8 часа)
Раздел 3. Язык VHDL Лабораторная работа №4. Проектирование схем на языке VHDL. Раздел 4. Самостоятельная работа студентов Практические занятия 1. Использование встроенных возможностей среды при разработке проекта на ПЛИС. 2. Выбор ПЛИС для реализации проекта. 3. Языки и особенности программирования ПАИС 4. Построение цифрового фильтра на ПЛИС. |
||||||||||||||||
КЛЮЧЕВЫЕ СЛОВА | ||||||||||||||||
ПЛИС, ПАИС, FPGA, CPLD, Verilog HDL, VHDL. |
||||||||||||||||
ИНФОРМАЦИЯ ДЛЯ СВЯЗИ С ПРЕПОДАВАТЕЛЯМИ | ||||||||||||||||
Шульгина Юлия Викторовна, ассистент кафедры промышленной и медицинской электроники, e-mail: shulgina@tpu.ru Copyright ©2014. Tomsk Polytechnic University, |
- Учитель: Шульгина Юлия Викторовна